목차 INTRO HLS로 만든 IP로 FPGA를 돌려보자. 비바도 프로젝트를 실행해서 IP를 직접 연결해보는 것부터 시작이다.연결 후, 드라이버 코드를 작성해서 제어까지 한번 해보는 것이 이번 포스팅의 목표이다. VIVADO 프로젝트 대부분은 “Vivado UART 모듈 설계하기“포스팅과 비슷하다. 따라서 여기선 IP 읽어오는 것만 설정하려고 한다. 좌측에서 보면 project manager에 setting이 있다. 클릭한다. 설계한 ip를 import하고 ok한다. 그리고 위 그림처럼 […]
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목차 VITIS HLS 찍먹 해보기 – AXI 기초지식 편 VITIS HLS 찍먹 해보기 – 기초 코드 이해해보기 (현재 포스팅) VITIS HLS 찍먹 해보기 – 기초 드라이버 작성해보기 INTRO 지난번 포스팅에서 AXI Lite의 기초에 대해 알아보았다.이번에는 HLS 코드를 바탕으로 Waveform을 한번 찍먹해보자.VITIS HLS에 대한 설명은 여기 가서 찍먹해보길 바란다. Vitis HLS 코드 찍먹해보기 이번에 선택한 예제는
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목차 VITIS HLS 찍먹 해보기 – AXI 기초지식 편(현재 포스팅) VITIS HLS 찍먹 해보기 – 기초 코드 이해해보기 VITIS HLS 찍먹 해보기 – 기초 드라이버 작성해보기 INTRO Vivado가 Vitis로 바뀐지 한 세월이 지났지만, 귀찮아서 FPGA는 손 대지도 않았다. 이번 프로젝트는 AXI Bus에 대해 이해해보고 간단한 Simple Adder를 구성해서 어떻게 검증하는지, waveform은 어떻게 되는지를 알아볼 것이다.
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Xilinx Zynq RTL Firmware Code 짜보기 목차 UART verilog Testbench 살펴보기 UART Tx Verilog Module 살펴보기 UART Rx Verilog Module 살펴보기 APB Bus 살펴보기 APB Register 설계하기 Vivado UART 모듈 설정 하기 Xilinx Zynq Firmware Code 짜보기(현재 포스팅) 이번 포스팅은 부록 같은 느낌으로 작성한다. Xilinx Zynq RTL Firmware Code 짜보기 지난번 포스팅 화면에서 Launch SDK를
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Vivado UART 모듈 설정하기 목차 UART verilog Testbench 살펴보기 UART Tx Verilog Module 살펴보기 UART Rx Verilog Module 살펴보기 APB Bus 살펴보기 APB Register 설계하기 Vivado UART 모듈 설정 하기(현재 포스팅) Xilinx Zynq Firmware Code 짜보기 이전까지 설계한 UART 모듈을 FPGA로 구현해서 돌려보는 것을 해볼 것이다. 코드는 깃 허브에 업로드 되어있다. 설계한 것들이 실제로 FPGA
APB Register 설계하기 목차 UART verilog Testbench 살펴보기 UART Tx Verilog Module 살펴보기 UART Rx Verilog Module 살펴보기 APB Bus 살펴보기 APB Register 설계하기(현재 포스팅) Vivado UART 모듈 설정 하기 Xilinx Zynq Firmware Code 짜보기 이전 포스팅에서 살펴본 APB Bus로 접근할 수 있는 APB Register를 설계할 것이다. UART의 상태를 확인할 수도 있고, 설정을 해줄 수도
APB Bus 살펴보기 프로젝트 목차 UART verilog Testbench 살펴보기 UART Tx Verilog Module 살펴보기 UART Rx Verilog Module 살펴보기 APB Bus 살펴보기 (현재 포스팅) APB Register 설계하기 Vivado UART 모듈 설정 하기 Xilinx Zynq Firmware Code 짜보기 지금 만든 모듈 제어를 지금은 Testbench로 했지만, 실제로는 CPU로 제어해보고 싶을 수도 있다. 개인 취미로 CPU를 설계할 생각은
UART Rx Verilog Module 살펴보기 프로젝트 목차 UART verilog Testbench 살펴보기 UART Tx Verilog Module 살펴보기 UART Rx Verilog Module 살펴보기(현재 포스팅) APB Bus 살펴보기 APB Register 설계하기 Vivado UART 모듈 설정 하기 Xilinx Zynq Firmware Code 짜보기 이번에는 Rx 모듈 편이다. 테스트벤치 상 구현되어 있는 내용을 간단하게만 보면 아래와 같다. 이번 포스팅에서는 각 모듈을
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UART Tx Verilog Module 살펴보기 프로젝트 목차 지난번 포스트에서는 하위 모듈이 잘 설계되었다고 가정하고 테스트 벤치를 살펴보았다. 간단하게만 보면 아래와 같다. 이번 포스팅에서는 각 모듈을 살펴보기로 한다.이번에도 참고할 코드는 깃허브에 있다. UART Tx Verilog Module 먼저 송신단부터 확인해보자. input으로는 리셋, 클럭, 데이터 valid, 송신할 데이터output으로는 TX ACTIVE, Serial 데이터, 완료 신호이다. TX ACTIVE라인은 Serial이 동작
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UART Module Verilog로 코딩해보기 프로젝트입니다. nandland 사이트를 참고했고, uart 모듈에 대해 하드웨어로 구현하는 방법을 서술합니다.이번 예제는 해당 모듈을 들여다보기 앞서, UART Module Testbench 먼저 봅니다.
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안녕하세요! Verilog Study 자료를 공유드립니다. https://github.com/dk-min/verilog_study 아래는 Read Me 파일을 복붙했습니다.비바도로 돌려보기는 너무 헤비하고.. vscode로 간단하게 테스트 해볼 수 있게 작성했습니다.(일부 제외)자료는 이전에 강의로 들었던 교재를 참고했고, VGA Test Pattern Generator의 경우 vivado를 이용해서 zynq 보드로 테스트했습니다.질문 있으시면 댓글이나 페이스북 메세지를 이용해주세요! 감사합니다. Verilog Study Project Verilog를 공부하고 테스트하기 목적으로 작성한 프로젝트입니다. 개발환경 WINDOWS 10
Vivado Verilog blink 코딩해보기 Vivado 설치 및 기초 환경 설정을 못했다면 이전 포스팅을 참고해주길 바랍니다. 일단 코딩을 해봐야하니까 비바도를 켜본다. Create Project를 눌러본다. RTL Project를 만든다. Create File을 누른 뒤, blink를 입력해 추가해준다. Constraints에서는 보드 파일을 추가해줘야한다. 디질런트 사이트에서 다운 받을 수 있다. [xdc 보드 파일 다운받기] 다운받고, 추가해주면 아래와 같을 것이다. 그 다음 보드를
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