목차 FIR Intro FIR 필터를 직역하면 주로 ‘유한 임펄스 응답’ 필터라고도 부른다. 이게 무슨 소린가 싶을텐데, 대충 뭐.. 출력이 입력에 영향을 주지 않는 필터라고 보면 된다. 이것도 무슨 소리인가 싶을텐데… 아래의 그림을 보면 이해할 수 있다. 포스팅은 주로 위키를 참고했다. 위에서 보는 것처럼 x[n]은 입력이고 모종의 필터를 거친 결과가 y[n]이다. 따라서 y[n]으로부터 x[n]으로 되돌아가는 길이 …
목차 INTRO 이번에는 푸리에 변환에 대해 알아볼 것이다. 푸리에 변환은 주파수 관점에서 신호를 이해하고자 할 때 사용한다. 이를테면 50Hz의 sine wave나 cosine wave를 푸리에 변환하면 50Hz 쪽에 신호의 세기가 나타는 식이다. 우리는 오일러 식으로 주파수를 표현하는 법을 배웠다. 푸리에 변환은 이런 사이트에도 잘 표현되어 있으니, 이 글이 이해가 안가면 해당 글을 참고하라. 오일러 식 오일러 …
오늘은 오랜만에 신호 처리 관련 포스팅이다. 목차 이번에는 시간 관점에서 한번 찍먹해보고, 주파수 관점에선 한번 찍먹해보겠다.앨리어싱 현상이란 대충 설명하면 샘플링이 그지같이 되어서 각기 다른 신호를 구별해내지 못하는 현상을 의미한다. a를 b로 오인할 수 있다는건데 이게 무슨 소린가? 그냥 아래에 있는 그림을 보면 알 수 있다. 앨리어싱 현상 찍먹해보기 위에서 보는 것처럼 실제 주파수는 디게 높은데, …
목차 VITIS HLS 찍먹 해보기 – AXI 기초지식 편 VITIS HLS 찍먹 해보기 – 기초 코드 이해해보기 VITIS HLS 찍먹 해보기 – 기초 드라이버 작성해보기(현재 포스팅) INTRO HLS로 만든 IP로 FPGA를 돌려보자. 비바도 프로젝트를 실행해서 IP를 직접 연결해보는 것부터 시작이다.연결 후, 드라이버 코드를 작성해서 제어까지 한번 해보는 것이 이번 포스팅의 목표이다. VIVADO 프로젝트 대부분은 “Vivado …
목차 VITIS HLS 찍먹 해보기 – AXI 기초지식 편 VITIS HLS 찍먹 해보기 – 기초 코드 이해해보기 (현재 포스팅) VITIS HLS 찍먹 해보기 – 기초 드라이버 작성해보기 INTRO 지난번 포스팅에서 AXI Lite의 기초에 대해 알아보았다.이번에는 HLS 코드를 바탕으로 Waveform을 한번 찍먹해보자.VITIS HLS에 대한 설명은 여기 가서 찍먹해보길 바란다. Vitis HLS 코드 찍먹해보기 이번에 선택한 예제는 …
목차 VITIS HLS 찍먹 해보기 – AXI 기초지식 편(현재 포스팅) VITIS HLS 찍먹 해보기 – 기초 코드 이해해보기 VITIS HLS 찍먹 해보기 – 기초 드라이버 작성해보기 INTRO Vivado가 Vitis로 바뀐지 한 세월이 지났지만, 귀찮아서 FPGA는 손 대지도 않았다. 이번 프로젝트는 AXI Bus에 대해 이해해보고 간단한 Simple Adder를 구성해서 어떻게 검증하는지, waveform은 어떻게 되는지를 알아볼 것이다. …
Xilinx Zynq RTL Firmware Code 짜보기 목차 UART verilog Testbench 살펴보기 UART Tx Verilog Module 살펴보기 UART Rx Verilog Module 살펴보기 APB Bus 살펴보기 APB Register 설계하기 Vivado UART 모듈 설정 하기 Xilinx Zynq Firmware Code 짜보기(현재 포스팅) 이번 포스팅은 부록 같은 느낌으로 작성한다. Xilinx Zynq RTL Firmware Code 짜보기 지난번 포스팅 화면에서 Launch SDK를 …
Vivado UART 모듈 설정하기 목차 UART verilog Testbench 살펴보기 UART Tx Verilog Module 살펴보기 UART Rx Verilog Module 살펴보기 APB Bus 살펴보기 APB Register 설계하기 Vivado UART 모듈 설정 하기(현재 포스팅) Xilinx Zynq Firmware Code 짜보기 이전까지 설계한 UART 모듈을 FPGA로 구현해서 돌려보는 것을 해볼 것이다. 코드는 깃 허브에 업로드 되어있다. 설계한 것들이 실제로 FPGA …
APB Register 설계하기 목차 UART verilog Testbench 살펴보기 UART Tx Verilog Module 살펴보기 UART Rx Verilog Module 살펴보기 APB Bus 살펴보기 APB Register 설계하기(현재 포스팅) Vivado UART 모듈 설정 하기 Xilinx Zynq Firmware Code 짜보기 이전 포스팅에서 살펴본 APB Bus로 접근할 수 있는 APB Register를 설계할 것이다. UART의 상태를 확인할 수도 있고, 설정을 해줄 수도 …
APB Bus 살펴보기 프로젝트 목차 UART verilog Testbench 살펴보기 UART Tx Verilog Module 살펴보기 UART Rx Verilog Module 살펴보기 APB Bus 살펴보기 (현재 포스팅) APB Register 설계하기 Vivado UART 모듈 설정 하기 Xilinx Zynq Firmware Code 짜보기 지금 만든 모듈 제어를 지금은 Testbench로 했지만, 실제로는 CPU로 제어해보고 싶을 수도 있다. 개인 취미로 CPU를 설계할 생각은 …
UART Rx Verilog Module 살펴보기 프로젝트 목차 UART verilog Testbench 살펴보기 UART Tx Verilog Module 살펴보기 UART Rx Verilog Module 살펴보기(현재 포스팅) APB Bus 살펴보기 APB Register 설계하기 Vivado UART 모듈 설정 하기 Xilinx Zynq Firmware Code 짜보기 이번에는 Rx 모듈 편이다. 테스트벤치 상 구현되어 있는 내용을 간단하게만 보면 아래와 같다. 이번 포스팅에서는 각 모듈을 …
UART Tx Verilog Module 살펴보기 프로젝트 목차 지난번 포스트에서는 하위 모듈이 잘 설계되었다고 가정하고 테스트 벤치를 살펴보았다. 간단하게만 보면 아래와 같다. 이번 포스팅에서는 각 모듈을 살펴보기로 한다.이번에도 참고할 코드는 깃허브에 있다. UART Tx Verilog Module 먼저 송신단부터 확인해보자. input으로는 리셋, 클럭, 데이터 valid, 송신할 데이터output으로는 TX ACTIVE, Serial 데이터, 완료 신호이다. TX ACTIVE라인은 Serial이 동작 …
