Pulse Compression 포스팅 목차 Intro Pulse Compression은 레이더나, 초음파 등에서 사용하는 필터라고 볼 수 있다. 나는 통신 공학 등을 전공한 것이 아니라서 틀린 정보가 있을 수도 있지만, 재미삼아 이해한 범위까지 정리해보고자 한다. 이전 포스팅에서 Mathced Filter를 다룬 적이 있는데, Pulse Compression에 Matched Filter를 사용하기 때문이다. Matched Filter는 auto-correlation을 적용했지만, 여기서는 cross-correlation을 적용한다. 어차피 기본적인 맥락은 […]
RS Rank 표기를 kospi kosdaq에 맞게 만드는 것은 내 숙원 사업(?) 이었다. chat gpt를 부탁해서 하려고 해도 뭔가 마음에 들게 나오지는 않았음. 코스피와 코스닥 별로 내가 설정한 조건에 따라 상대적으로 강한 종목들을 아래와 같이 표기함. 목표하는 것은 현재 페이지에 자료가 계속 업데이트 되는 것을 의도 하는 것이지만, 목표와 다르게 오동작 할 수 있음. (나는 반도체
목차 Matched Filter 알아보는 포스팅이다. 같이 보면 좋은 포스팅 FIR필터 편 블로그는 위키피디아를 참고했다. 생긴건 같은데, 목적에 따라 튜닝이 달라질 수 있는 것이 신호처리의 매력이다. Intro 디지털 신호처리에서 사용하는 FIR 필터의 모습은 아래와 같다. 이번에 다룰 Matched 필터의 모습은 모습은 아래와 같다. 놀랍게도 둘이 생긴건 같다. coefficient를 어떻게 튜닝하냐의 차이일 뿐이다. 특이한 점은 FIR필터는 frequncy
FIR 필터를 설계하기 이전에 sampling 을 좀 더 분석해보기로 함. 목차 이번 포스팅의 핵심 주제는 Sampling 을 심층 분석 하는 것이다.수식은 여기 블로그를 참고했으니, 자세한 유도과정은 참고 바란다. Sampling 에 대해 알아보자. 이전 포스팅은 아날로그처럼 continuous time에 대한 수식이지만, 우리가 디지털 필터를 처리한다면 discrete time으로 처리해야한다. 따라서 이전에 나온 수식을 좀 가공할 필요가 있다. 하지만
FIR(Finite Impulse Response) Filter -샘플링(Sampling) 더 읽기"
목차 FIR 필터 무식하게 설계해보기 FIR 필터를 설계하려면 지난번 포스팅에서 언급한 로 시작해보자. 지난번에 언급한것과 같은 window function으로 LPF를 설계하기로 해본다. 그렇다면 위의 window function은 아래와 같을 것이다.(전제는 window가 -20~20hz라고 가정한다. 왜 그런지는 마지막 inverse fft 수식을 보면 알 수 있다.) 이 함수를 역푸리에 변환을 하면 기깔나게 FIR필터로 구현할 수 있을 것이다.
FIR(Finite Impulse Response) Filter를 설계 해보자 – 1편 더 읽기"
목차 FIR Intro FIR 필터를 직역하면 주로 ‘유한 임펄스 응답’ 필터라고도 부른다. 이게 무슨 소린가 싶을텐데, 대충 뭐.. 출력이 입력에 영향을 주지 않는 필터라고 보면 된다. 이것도 무슨 소리인가 싶을텐데… 아래의 그림을 보면 이해할 수 있다. 포스팅은 주로 위키를 참고했다. 위에서 보는 것처럼 x[n]은 입력이고 모종의 필터를 거친 결과가 y[n]이다. 따라서 y[n]으로부터 x[n]으로 되돌아가는 길이
FIR(Finite Impulse Response) Filter에 대해 알아보자 더 읽기"
목차 INTRO 이번에는 푸리에 변환에 대해 알아볼 것이다. 푸리에 변환은 주파수 관점에서 신호를 이해하고자 할 때 사용한다. 이를테면 50Hz의 sine wave나 cosine wave를 푸리에 변환하면 50Hz 쪽에 신호의 세기가 나타는 식이다. 우리는 오일러 식으로 주파수를 표현하는 법을 배웠다. 푸리에 변환은 이런 사이트에도 잘 표현되어 있으니, 이 글이 이해가 안가면 해당 글을 참고하라. 오일러 식 오일러
푸리에 변환(Fourier Transform)에 대해 쉽게 알아보자 더 읽기"
오늘은 오랜만에 신호 처리 관련 포스팅이다. 목차 이번에는 시간 관점에서 한번 찍먹해보고, 주파수 관점에선 한번 찍먹해보겠다.앨리어싱 현상이란 대충 설명하면 샘플링이 그지같이 되어서 각기 다른 신호를 구별해내지 못하는 현상을 의미한다. a를 b로 오인할 수 있다는건데 이게 무슨 소린가? 그냥 아래에 있는 그림을 보면 알 수 있다. 앨리어싱 현상 찍먹해보기 위에서 보는 것처럼 실제 주파수는 디게 높은데,
앨리어싱 (Aliasing) 현상에 대해 쉽게 알아보자 더 읽기"
목차 INTRO HLS로 만든 IP로 FPGA를 돌려보자. 비바도 프로젝트를 실행해서 IP를 직접 연결해보는 것부터 시작이다.연결 후, 드라이버 코드를 작성해서 제어까지 한번 해보는 것이 이번 포스팅의 목표이다. VIVADO 프로젝트 대부분은 “Vivado UART 모듈 설계하기“포스팅과 비슷하다. 따라서 여기선 IP 읽어오는 것만 설정하려고 한다. 좌측에서 보면 project manager에 setting이 있다. 클릭한다. 설계한 ip를 import하고 ok한다. 그리고 위 그림처럼
VITIS HLS 찍먹 해보기 – 기초 드라이버 작성해보기 더 읽기"
목차 VITIS HLS 찍먹 해보기 – AXI 기초지식 편 VITIS HLS 찍먹 해보기 – 기초 코드 이해해보기 (현재 포스팅) VITIS HLS 찍먹 해보기 – 기초 드라이버 작성해보기 INTRO 지난번 포스팅에서 AXI Lite의 기초에 대해 알아보았다.이번에는 HLS 코드를 바탕으로 Waveform을 한번 찍먹해보자.VITIS HLS에 대한 설명은 여기 가서 찍먹해보길 바란다. Vitis HLS 코드 찍먹해보기 이번에 선택한 예제는
VITIS HLS 찍먹 해보기 – 기초 코드 이해해보기 더 읽기"
목차 VITIS HLS 찍먹 해보기 – AXI 기초지식 편(현재 포스팅) VITIS HLS 찍먹 해보기 – 기초 코드 이해해보기 VITIS HLS 찍먹 해보기 – 기초 드라이버 작성해보기 INTRO Vivado가 Vitis로 바뀐지 한 세월이 지났지만, 귀찮아서 FPGA는 손 대지도 않았다. 이번 프로젝트는 AXI Bus에 대해 이해해보고 간단한 Simple Adder를 구성해서 어떻게 검증하는지, waveform은 어떻게 되는지를 알아볼 것이다.
VITIS HLS 찍먹 해보기 – AXI 기초지식 편 더 읽기"
Xilinx Zynq RTL Firmware Code 짜보기 목차 UART verilog Testbench 살펴보기 UART Tx Verilog Module 살펴보기 UART Rx Verilog Module 살펴보기 APB Bus 살펴보기 APB Register 설계하기 Vivado UART 모듈 설정 하기 Xilinx Zynq Firmware Code 짜보기(현재 포스팅) 이번 포스팅은 부록 같은 느낌으로 작성한다. Xilinx Zynq RTL Firmware Code 짜보기 지난번 포스팅 화면에서 Launch SDK를
Xilinx Zynq RTL Firmware Code 짜보기 더 읽기"