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VITIS HLS 찍먹 해보기 – 기초 드라이버 작성해보기

목차 INTRO HLS로 만든 IP로 FPGA를 돌려보자. 비바도 프로젝트를 실행해서 IP를 직접 연결해보는 것부터 시작이다.연결 후, 드라이버 코드를 작성해서 제어까지 한번 해보는 것이 이번 포스팅의 목표이다. VIVADO 프로젝트 대부분은 “Vivado UART 모듈 설계하기“포스팅과 비슷하다. 따라서 여기선 IP 읽어오는 것만 설정하려고 한다. 좌측에서 보면 project manager에 setting이 있다. 클릭한다. 설계한 ip를 import하고 ok한다. 그리고 위 그림처럼 […]

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VITIS HLS 찍먹 해보기 – 기초 코드 이해해보기

목차 VITIS HLS 찍먹 해보기 – AXI 기초지식 편 VITIS HLS 찍먹 해보기 – 기초 코드 이해해보기 (현재 포스팅) VITIS HLS 찍먹 해보기 – 기초 드라이버 작성해보기 INTRO 지난번 포스팅에서 AXI Lite의 기초에 대해 알아보았다.이번에는 HLS 코드를 바탕으로 Waveform을 한번 찍먹해보자.VITIS HLS에 대한 설명은 여기 가서 찍먹해보길 바란다. Vitis HLS 코드 찍먹해보기 이번에 선택한 예제는

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VITIS HLS 찍먹 해보기 – AXI 기초지식 편

목차 VITIS HLS 찍먹 해보기 – AXI 기초지식 편(현재 포스팅) VITIS HLS 찍먹 해보기 – 기초 코드 이해해보기 VITIS HLS 찍먹 해보기 – 기초 드라이버 작성해보기 INTRO Vivado가 Vitis로 바뀐지 한 세월이 지났지만, 귀찮아서 FPGA는 손 대지도 않았다. 이번 프로젝트는 AXI Bus에 대해 이해해보고 간단한 Simple Adder를 구성해서 어떻게 검증하는지, waveform은 어떻게 되는지를 알아볼 것이다.

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Xilinx Zynq RTL Firmware Code 짜보기

Xilinx Zynq RTL Firmware Code 짜보기 목차 UART verilog Testbench 살펴보기 UART Tx Verilog Module 살펴보기 UART Rx Verilog Module 살펴보기 APB Bus 살펴보기 APB Register 설계하기 Vivado UART 모듈 설정 하기 Xilinx Zynq Firmware Code 짜보기(현재 포스팅) 이번 포스팅은 부록 같은 느낌으로 작성한다. Xilinx Zynq RTL Firmware Code 짜보기 지난번 포스팅 화면에서 Launch SDK를

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Vivado UART 모듈 설계하기

Vivado UART 모듈 설정하기 목차 UART verilog Testbench 살펴보기 UART Tx Verilog Module 살펴보기 UART Rx Verilog Module 살펴보기 APB Bus 살펴보기 APB Register 설계하기 Vivado UART 모듈 설정 하기(현재 포스팅) Xilinx Zynq Firmware Code 짜보기 이전까지 설계한 UART 모듈을 FPGA로 구현해서 돌려보는 것을 해볼 것이다. 코드는 깃 허브에 업로드 되어있다. 설계한 것들이 실제로 FPGA

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FPGA Xilinx zybo z7 개발환경 구성하기

FPGA Xilinx 처음 자일링스 제품으로 코딩해본게 2016년 학부수업때였다. 그때는 ISE로 했는데, 지금은 Vivado로 개발을 하더라. 그래서 작성한다. Vivado 로 세팅해보자. 사용하는 보드의 제조사는 디질런트이다. 여기 사이트를 병행해서 아마 가이드를 작성하지 싶다. 일단 개발하려면 아래 링크를 접속해 Vivado를 다운받아 설치한다. [Vivado 다운로드 링크] 이미 필자는 설치를 해서 재연하기 힘들다. 그래서 아래 사진으로 대체한다. 비바도를 설치할 때

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