Verilog Study 자료를 공유합니다. 이 글은 단순히 저장소 링크만 던지는 글이 아니라, 이 저장소를 어떻게 읽고, 어떻게 실행하고, 어디서 결과를 확인하면 되는지까지 같이 정리한 안내문입니다.
아래 저장소에는 Verilog를 공부하고 직접 테스트해볼 수 있는 예제가 들어 있습니다.
https://github.com/dk-min/verilog_study
Verilog 실습 자료를 만든 이유
이 프로젝트는 Verilog를 공부하면서 바로 실행해보고, 결과를 확인할 수 있게 정리한 자료입니다. 문법만 보는 것보다 직접 돌려보는 편이 훨씬 빨리 이해됩니다. 그래서 이 저장소는 예제, 테스트벤치, 파형 확인 흐름을 한 번에 따라갈 수 있게 구성했습니다.
특히 처음 Verilog를 접하는 경우에는 코드가 돌아가는지, 파형이 어떻게 나오는지, 그리고 테스트벤치를 어디서 붙여야 하는지가 중요합니다. 이 글은 그 순서를 먼저 잡아주는 용도입니다.
Verilog 예제에 들어 있는 것
- 기본 Verilog 예제
- 테스트벤치 작성 예시
- GTKWave로 파형 확인하는 방법
- 일부 FPGA/Vivado 예제
- 참고 교재 기반 정리
정리 방식은 단순하다. 먼저 코드를 보고, 그다음 테스트벤치를 붙이고, 마지막에 파형을 확인한다. 보통 검증 시에는 waveform을 먼저 보고 tb와 code를 들여다 보는 식으로 작업을 많이 한다.
Verilog 실습 환경
- Windows 10 64-bit
- VSCode
- Icarus Verilog
- Vivado 2018.2
기본적으로는 VSCode와 Icarus Verilog 기준으로 테스트할 수 있게 작성했고, 일부 예제는 Vivado 환경도 사용했습니다. Vivado를 쓰는 예제는 FPGA 쪽 흐름을 같이 보고 싶을 때 참고하면 됩니다.
Verilog 빌드 방법
아래처럼 컴파일하고 실행하면 됩니다.
iverilog -o output.vvp source1.v source2.v sourcen.v
vvp output.vvp테스트벤치 파일이 함께 있어야 결과를 확인할 수 있습니다. vvp 실행 결과로 시뮬레이션 내용을 볼 수 있습니다. 이 자료를 쓸 때는 소스만 보지 말고 테스트벤치까지 같이 보는 게 좋습니다.
파형을 보고 싶으면 GTKWave를 쓰면 됩니다.
gtkwave blahblah.vcdVCD 파일 이름은 보통 테스트벤치에서 생성됩니다. 일반적으로 파일명 끝에 _tb가 붙는 경우가 많습니다. 이 부분만 익혀도 Verilog Study 자료를 따라가는 속도가 빨라집니다.
관련 글
비슷한 흐름의 글도 같이 보면 좋습니다. Vivado Verilog blink 코딩해보기에서는 FPGA에서 Verilog를 어떻게 연결하는지 볼 수 있고, UART Module Testbench Verilog로 다뤄보기에서는 테스트벤치를 어떻게 쓰는지 더 직접적으로 확인할 수 있습니다.
참고 교재
Verilog 실습 시 주의할 점
- 소스 파일만 있는지 확인하지 말고 테스트벤치까지 함께 확인하세요.
- 파형은 단순히 실행만 하는 것보다 직접 보는 편이 이해가 빠릅니다.
- Vivado 예제는 일반 Verilog 예제보다 환경 의존성이 있을 수 있습니다.
- 처음 보는 사람은 빌드 명령보다 입력 파일 구성을 먼저 확인하는 게 좋습니다.
마무리
이 자료는 공부용으로도, 간단한 실습용으로도 쓸 수 있게 정리했습니다. 먼저 실행해보고, 그다음 파형을 보고, 마지막에 코드 구조를 다시 보는 순서로 접근하면 됩니다.
질문 있으면 댓글이나 페이스북 메세지로 남겨주세요. 필요하면 자료 설명도 더 보강하겠습니다. 감사합니다.