Verilog Study 자료 공유 안내

안녕하세요! Verilog Study 자료를 공유드립니다.

https://github.com/dk-min/verilog_study

아래는 Read Me 파일을 복붙했습니다.
비바도로 돌려보기는 너무 헤비하고.. vscode로 간단하게 테스트 해볼 수 있게 작성했습니다.(일부 제외)
자료는 이전에 강의로 들었던 교재를 참고했고, VGA Test Pattern Generator의 경우 vivado를 이용해서 zynq 보드로 테스트했습니다.
질문 있으시면 댓글이나 페이스북 메세지를 이용해주세요! 감사합니다.

Verilog Study Project

Verilog를 공부하고 테스트하기 목적으로 작성한 프로젝트입니다.

개발환경

WINDOWS 10 64 BIT
VSCODE
IcarusVerilog
Vivado 2018.2 (10번 프로젝트 이후에 적용)

참고 교재

verilog hdl

기타

GTKwave로 파형 볼 수 있도록 코드 작성
SPI / AXI / Test Pattern Generator 같은 코드는 vivado 자료를 업로드 함

How to Build

iverilog -o output.vvp source1.v source2.v sourcen.v
vvp output.vvp

source files should be included test bench file
instruction of ‘vvp’ shows test bench file results.

it can run by gtkwave if you want to verificate waveform.

gtkwave blahblah.vcd

vcd filename can be found in test bench file(usally named ‘_tb’ in the end)

댓글 남기기

이 사이트는 스팸을 줄이는 아키스밋을 사용합니다. 댓글이 어떻게 처리되는지 알아보십시오.